Sub-30 nm급 다결정실리콘 나노선 소자 및 터널링 소자의 전기적 특성 연구

Abstract

본 논문에서는 컴퓨터 시뮬레이션 (Technical Computer-Aided Simulation) 을 이용한 나노 반도체 소자 연구를 진행하였다. 여러 개의 반도체 소자 중에서 폴리실리콘 (Polysilicon) 채널에서 발생하는 비정립계 (grain boundary)를 가지는 나노 반도체 소자, 터널링 소자 및 진공 채널 소자에 대한 연구를 진행하였다. 폴리실리콘 채널 나노 반도체에서는 반도체의 채널 크기가 감소함에 따라 비정립계의 무분별한 위치와 모양에 따른 전기적 특성 산포가 심화되는 것을 확인할 수 있었다. 마이크로 반도체에서는 소스 영역에 가까운 비정립계가 문턱 전압 변화에 큰 영향을 준 반면, 나노 반도체에서는 채널 중앙에 위치한 비정립계가 가장 큰 문턱 전압의 변화를 가져오는 것을 알 수 있었다. 그리고 수직인 비정립계 구조보다는 비스듬한 비정립계가 채널 전반의 에너지 밴드에 영향을 주어, 더 큰 문턱전압의 변화를 가져오는 것을 확인할 수 있었다. 나노 와이어 (nanowire) 소자에서는 inversion-mode의 소자와 junctionless 소자에 대한 비정립계에 따른 문턱전압 차이를 연구하였다. 여기서는 junctionless의 캐리어들이 주로 이동하는 영역이 채널 중앙에 대한 에너지 밴드 영향의 변화가 inversion-mode의 캐리어 주 이동경로인 채널 표면보다 더 극심한 변화를 보여, junctionless 폴리실리콘 나노와이어 소자에서 더 큰 문턱전압이 변화하는 것을 발견할 수 있었다. 터널링 (Tunneling) FET 반도체 소자에서는 소스 접합 부분에서 일어아는 band-to-band tunneling 현상을 향상 시켜, 문턱전압과 빠른 스위칭 속도를 얻는 소자 구조를 제안하였다. 이러한 소자 구조는 소스 접합 부분을 상대적으로 드레인 접합부분 보다 좁게 형성하여, 멀티 구조의 게이트를 이용한 향상된 게이트 전계를 이용하여, 급격히 소스접합부분을 inversion시켜, 짧은 터널링 거리를 가지게 하여 band-to-band tunneling현상을 향상 시키는 구조를 발견하였다. 진공 채널 소자에 대한 시뮬레이션 다양한 소자 구조 및 크기에 따른 가이드 라인을 제시하였다. 멀티 구조의 게이트 형태로 갈수록, 진공 채널 소자에서 가장 문제되는 저전력 소자에 대한 가능성을 확인할 수 있었다. 다만 gate-all-around 구조의 진공 채널소자에서 게이트 누설전류의 증가를 억제하기 위한 절반의 물리적 게이트를 사용하는 구조를 제안하였고, 이를 또한 시뮬레이션을 통해 검증을 하였다. 본 논문의 내용을 토대로, 반도체 엔지니어들이 나노 반도체 소자 설계 및 공정을 진행 시, 반도체 소자의 전기적 특성 분석 및 최적의 구조를 제안하는데 활용할 수 있다.

As the device size scales down to sub 30 nm regimes, understanding of various physical phenomena in such nanoscale device are necessitated in order to achieve higher performances in memory and logic applications. TCAD simulation is a very useful tool in designing advanced devices before the fabrication starts and also in estimate the failure analysis. Here, various nanoscale devices including polysilicon channel field-effect-transistor (FET), tunneling FET, and vacuum field-emission transistor have been investigated using TCAD simulation. In the polysilicon FET, various polysilicon (Poly-Si) channel devices such as planar FET, inversion-mode and junctionless nanowire FETs have been investigated. In nanoscale Poly-Si channel, the vertical single grain boundary (v-SGB) located at center of Poly-Si channel can cause the highest threshold voltage (Vth) variation due to the highest peak of conduction energy band. For the effect of oblique single grain boundary (o-SGB), the o-SGB induces the higher peak and larger portion of potential barrier, compared with that of the v-SGB, and thus the Vth variation becomes more severe. As the Poly-Si channel length shrinks, the effect of SGB can be more significant. Thus, the Vth variation increases. In Poly-Si channel nanowire transistors, the junctionless Poly-Si channel nanowire transistor is more susceptible to Vth variation due to the o-SGB, compared with the inversion-mode Poly-Si channel nanowire transistor. This is because the junctionless device has the narrow potential barrier and it can be seriously modified with the o-SGB. Therefore, the overall Vth variation in the junctionless devices is higher, compared with the inversion-mode Poly-Si channel nanowire transistor. In the tunneling FET, an asymmetric channel with different diameters of source or drain is studied. The narrow source wide drain structure can have advantages of lower subthreshold swing and threshold voltage due to the superior gate controllability of narrow source diameter, compared with the wide source narrow drain TFET. This is because the narrow source diameter can make the tunneling path shorter and band-to-band tunneling can be enhanced. In vacuum field-emission transistor (VFET), nanoscale VFETs with different gate-structures, channel lengths and emitter tip radii are comprehensively studied using TCAD simulation. With a multi-gate configuration, the operating gate voltage decreases and the transfer characteristics improve due to excellent gate controllability. The gate-all-around VFET with short channel length and narrow emitter radius would be most suitable for lower power consumption and less fluctuation. In order to further understand the impact of physical gate length on the on-current (Ion) in VFETs, full-gate and half-gate devices are investigated. With the shorter channel length and the narrower emitter radius, the tunneling energy band becomes sensitive against the gate field and thus the Ion difference is severe. The half-gate structure can mitigate the gate leakage current without sacrificing the on-current because the leakage current near the collector tip can be reduced compared to the full-gate structure.