Area-Efficient High-Level Synthesis for Parallel Programs

Abstract

하드웨어 구현은 소프트웨어 구현에 비해 성능과 에너지 소비를 크게 향상시킬 수 있습니다. 그러나 하드웨어 설계는 매우 어려울 수 있습니다. High-Level Language를 Hardware Design으로 자동 생성해 주는 프로세스인 고수준 합성은 하드웨어 설계를 더 쉽게 만들어 줍니다. 그러나 High-Level Synthesis의 과정에서 영역 효율적인 하드웨어를 자동으로 생성하는 것은 여전히 ​​어렵습니다. 이 논문은 면적 효율적인 하드웨어 설계를 위한 새로운 High-Level Synthesis 설계 흐름을 제안합니다. 이 논문의 작업은 아키텍처 구축 단계에서 면적/성능 비용 모델을 사용하여 전용 면적 효율적인 아키텍처 설계를 자동으로 찾는 High-Level Synthesis 프레임워크를 구축합니다. 본 논문은 제안된 아키텍처 구축 단계가 다양한 프로그래밍 환경에서 공간 절약 및 효율적인 실행을 달성함을 보여줍니다.

A hardware implementation can bring orders of magnitude improvements in performance and energy consumption over a software implementation. Hardware design, however, can be extremely difficult. High-level synthesis, the process of compiling software to hard- ware, promises to make hardware design easier. However, automatically generating an area-efficient hardware in high-level synthesis flow is still difficult. This thesis proposes a new high-level synthesis design flow for an area-efficient hardware design. The work in this thesis builds a high-level synthesis framework where a new architecture building step automatically finds dedicated area-efficient architecture design for a software program with area/performance cost model. This thesis shows the proposed architecture building step achieves area-saving and efficient execution on various programming environment.