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High-k/Metal Gate MOSFETs의 열화 메커니즘과 그 측정 기법에 관한 연구

Title
High-k/Metal Gate MOSFETs의 열화 메커니즘과 그 측정 기법에 관한 연구
Authors
이경택
Date Issued
2010
Publisher
포항공과대학교
Abstract
소자의 크기 축소화로 인한 EOT와 동작 전압의 감소는 32nm급 이하의 CMOSFET 제작에서 증가된 게이트 누설전류를 감소시키기 위한 고유전율 절연막/ 금속 게이트의 기술 적용을 당연시 하게 하였다. 특히 Hf 계열의 고유전율 절연막은 열적 안전성과 낮은 계면 결함 그리고 낮은 누설전류를 나타내기 때문에 산업에서 가장 추천되는 고유전율 절연막으로 여겨지고 있다. 또한 contact etch stop layer (CESL) 같은 strained silicon 기술은 공정의 간결함과 high speed와 lower power CMOS 응용에서 소자의 성능에 큰 향상을 이룰 수 있기 때문에 널리 이용되고 있다. 그러나, 고유전율 절연막/금속 게이트 공정의 최적화, 열화 메커니즘과 모델링 및 소자 특성 분석에 관한 체계적인 연구는 아직까지 거의 이루어지지 않고 있다. 본 논문에서는 최적화된 Hf 계열의 고유전율 절연막과 CESL stressor의 적용에 의해 발생되는 트랩들이 소자의 성능과 신뢰성에 어떠한 영향을 미치는가에 대해 연구하였다. 또한 소자가 축소됨에 따라 트랩 프로파일링 분석, 전자이동도 및 캐리어 주입 속도 등의 정확한 실험적 값을 구하는 것이 소자 성능을 예측하는 데 매우 중요하게 되었다. 따라서, 본 논문에서는 나노 스케일 소자 분석에 알맞은 저주파 노이즈 (Low frequency noise) 와 S-parameter를 기초로 하는 RF C-V 측정 분석 방법을 소개한다. 고유전율 절연막/ 금속 게이트 소자에서 게이트 에지 누설전류를 줄이기 위한 in situ O2 plasma treatment 사용이 소자의 전기적 특성 및 신뢰성에 어떠한 영향을 미치는지에 대해 체계적으로 연구하였다. O2 plasma treatment는 게이트 오버 에치로 인해 발생되는 high-k dielectric과 capping nitride layer 사이의 누설 통로 형성을 억제하는 데 기여하는 것을 발견할 수 있었다. 또한, 문턱 전압, 전자이동도 그리고 EOT 등에도 영향을 끼치지 않음으로써 소자의 특성 변화를 최소화함을 확인할 수 있었다. 따라서, O2 plasma treatment를 적용한 소자는 적용하지 않은 소자에 비해 약 20배 이상 낮은 off-state 전류를 나타냈으며 hot carrier stress에 따른 성능 저하 억제 능력도 향상되었다. 고유전율 절연막을 사용함에 따라 동일한 EOT를 구현하는데 있어 물리적 절연막의 두께를 증가시킬 수 있으므로 게이트 누설 전류가 감소되는 효과를 가져온다. 그러나 hot carrier injection (HCI) 에 의한 성능 저하는 게이트 누설 전류의 감소로 인해 빠져나가지 못한 hot carrier들이 계면에 영구적인 결함을 생성시키게 되어 positive bias temperature (PBTI) 에 의한 성능 저하보다 더 심각하게 되었다. 더구나, Hf based 고유전율 절연막의 많은 결함들로 인해 온도가 올라감에 따라 PBTI의 증가가 HCI에 큰 영향을 끼치게 되고 이로 인해 온도 증가에 따른 HCI의 성능 저하도 증가됨을 확인할 수 있었다. 따라서, 높은 온도에서의 HCI 는 나노 스케일 고유전율 절연막/ 금속 게이트 MOSFETs 에서 주요한 성능 저하 요인으로 인식 되어져야 한다. CESL stressor 적용에 따라 소자의 성능 향상과 신뢰성 변화에 관해 연구하였다. 또한, 순수 strain에 의한 영향과 공정에 의해 발생되는 영향을 구분 짓기 위해, mechanical bending stress에 의한 소자의 전기적 특성 및 신뢰성 변화와 비교 분석하였다. Mechanical bending stress 실험을 통해 strain에 의한 트랩의 변화와 신뢰성의 변화는 미미함을 확인했으며, 이와 비교해 compressive CESL stressor 소자는 stress를 가하지 않은 소자와 비교해 약간의 신뢰성 저하와 초기 계면 특성의 향상을 보이는데 이는 절연막과 기판 사이의 수소 passivation 증가 때문임을 확인하였다. 따라서, PECVD를 이용한 CESL stressor nitride 제작에서 수소 및 bonding mechanism 조절이 CESL stressor 소자들의 stress 타입 및 신뢰성 변화를 일으키는 주요 원인임을 알 수 있었다. 다양한 SiO2 계면 두께와 HfO2 두께를 조합한 소자들을 사용하여 charge pumping 과 low frequency noise 측정을 통한 트랩들의 위치 프로파일링을 하는 연구를 비교 분석하였다. 또한 HCI 와 PBTI stress 후에 생성되는 트랩의 분포에 관한 연구도 행하였다. 고유전율 절연막 소자의 경우 SiO2 계면과 HfO2 의 두 층으로 절연막이 형성되기 때문에 drain-current power spectral density는 각각 층의 트랩들을 따로 적분하여 그 합으로 계산되어진다. 일반적인 SiO2 절연막 소자의 경우 높은 주파수의 1/f noise 값은 주로 Si/SiO2 계면에 가까운 트랩들에 의해 결정되어진다. 하지만, HfO2/SiO2 소자의 경우는 HfO2의 많은 트랩들로 인해 높은 주파수의 1/f noise 값에 HfO2의 트랩 또한 큰 영향을 주게 되어 별도의 모델을 필요로 하게 된다. HCI와 PBTI 스트레스 후에 1/f noise 값 또한 HfO2의 큰 트랩 변화로 인해 전 주파수 영역에서 1/f noise가 증가함을 확인할 수 있었다. 그러나, 1/LW에 비례하고 넓은 probing depth의 특성을 갖는 low frequency noise는 short channel device의 신뢰성 분석에 가장 적절한 방법이라 할 수 있을 것이다. RF S-parameter 측정을 통하여 100nm 이하 MOSFET의 전자이동도 및 캐리어 주입 속도를 추출하는 새로운 방법을 소개하였다. 높은 영역의 주파수를 사용하고 de-embedding 을 함으로 누설 전류와 시리즈 저항 영향을 최소화시킬 수 있어 short channel device의 작은 커패시턴스 또한 추출이 가능하였다. 측정된 S-parameter들에서 간단한 수식을 통해 변환된 Y-parameter들을 사용하여 순수한 게이트-채널 커패시턴스와 유효 채널 길이를 추출하고 계산을 통해 inversion charge density와 전자이동도를 구할 수 있었다. 이렇게 구해진 값을 통해 게이트 길이에 관계없이 SiGe 채널의 소자들이 높은 hole 이동도를 보임을 확인했으며 halo doping에 의해 채널 길이가 작아질수록 hole 이동도가 감소함을 직접적인 측정에 의해 확인할 수 있었다. 통상적인 캐리어 유효 속도 추출 방법은 
L = Lgate - Leff 에 의한 보정을 하지 못하기 때문에 Qi를 정확히 추출할 수 없지만 RF C-V 를 통한 방법은 소자의 직접적인 측정을 통해 구함으로 더 정확한 캐리어 유효 속도를 추출할 수 있다. 저온 I-V 측정을 통해 구한 SiGe의 Bsat은 소자 길이가 감소함에 따라 Si 소자에 비해 더 많이 증가함을 알 수 있었는데 이는 buried channel operation과 낮은 effective conductivity mass에 의해 캐리어 주입 속도의 향상을 가져오지만 SiGe alloy scattering과 격자 상수 변화에 따른 phonon scattering 향상이 Bsat의 증가를 억제하고 있기 때문이다.
URI
http://postech.dcollection.net/jsp/common/DcLoOrgPer.jsp?sItemId=000000781884
http://oasis.postech.ac.kr/handle/2014.oak/785
Article Type
Thesis
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