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A Study on Design of Heterogeneous Multi-Processors Adopted with Autonomous Power Management

Title
A Study on Design of Heterogeneous Multi-Processors Adopted with Autonomous Power Management
Authors
김수용
Date Issued
2014
Publisher
포항공과대학교
Abstract
State-of-the-art mobile devices are demanded for high performance, low power consumption and attractive designs. Internal System-on-Chips (SoC) in the devices are required to integrate many functional blocks for reducing device size, cost, and energy consumption. Therefore, the complex SoCs have included heterogeneous processors, which consists of multi-core systems with different and diverse objectives. As the first contribution for the heterogeneous processors, an architectural design is proposed for integrating the Communication Processor (CP) and the Application Processor (AP) with the shared memory. To reduce power consumption in time-constrained tasks such as wireless communication, Autonomous Power Management (APM) is designed for multi-core systems. This management algorithm is proposed for agile and light operations, which do not require the intervention of microprocessors, as the data pattern for voice communication is random and sparse. In addition, in order to enhance the performance and power consumption of the proposed APM, L2 cache is adopted at the CPU of the CP. The proposed APM focuses on random and sparse data patterns in Connected and Idle modes among smartphone’s power modes. Moreover, the algorithm automatically performs power/ clock gating without the intervention of the CPU, unlike dynamic power management (DPM) and dynamic voltage and frequency scaling (DVFS). The performance of the APM depends on the time-threshold level, which is standby time for ceasing to supply the power sources to any idle blocks. To find an minimum of the power consumption, a power consumption model is formulated to solve an optimization problem of the time-threshold level. At last, a real-time algorithm of the adaptive time-threshold level is proposed for the APM of heterogeneous processors with many-core. To support general environments and diverse application programs, the proposed algorithm has adjusted the time-threshold levels for scaling voltage and clock to minimize the power consumption and work in severe time-constraints for real-time processing. The proposed algorithm is verified with electronic system level (ESL) simulation based on actual scenarios of a mobile terminal. Via the ESL simulation, it is shown that the proposed architecture has a processing capability of 2.74 GB/s and reduces power consumption by approximately 50-75% in comparison with the initial state of the proposed architecture. The reduced number of gate counts is approximately 5.7 million, and the main memory on the side of the CP is removed.
스마트 기기의 폭발적 성장은 전자 산업을 비롯한 산업 전반에 큰 영향을 미치고 있으며, 개개인들의 삶의 방식까지 변화시키고 있다. 이들 스마트 기기는 고성능과 범용성, 저전력의 특징을 기본으로 하고 있다. 시장에서 성공하기 위한 조건으로는 세련된 디자인, 크기의 소형화와 사용상의 편이성을 갖추어야 한다. 이러한 시장의 요구를 수용하기 위하여, 반도체를 포함한 모든 구성 요소들은 기능의 통합을 바탕하여 단일화되는 것이 추세다. 예를 들어, 스마트폰 내부의 응용 프로세서 (Application Processor, AP)와 통신 칩 (Communication Processor, CP)이 하나의 시스템온칩 (System-on-Chip, SoC)로 통합되고 있다. 이들은 대표적인 이종 (heterogeneous) 멀티 프로세서 SoC (MPSoC)이며, 많은 연구자들은 최적화 작업을 통하여 크기나 소비 전력은 기존 보다 더 줄이기 위한 도전을 계속되고 있다. 본 논문에서 이종 MPSoC의 구조 설계를 진행하면서, 공유 메모리를 통한 크기의 최적화 중 발생했던 소비 전력의 과도한 증가라는 문제점에 대하여, 심도 깊은 분석과 이론적이고 체계적인 방법으로 해결 방안을 제시한다. 실제 적용이 가능하도록 하기 위하여, 시스템의 성능은 유지하면서, 회로의 크기, 소비 전력과 연산량을 최소화하였다. 게다가 임의의 조건에서 동작을 할 수 있는 방법을 제시하여, 사용의 확장성을 위한 새로운 대안을 제시하였다. 기존의 AP와 CP는 각각의 주 메모리를 가지고 있었으나, 이들을 통합 SoC로 설계를 하면서 공용의 메모리를 사용하도록 하였다. 이를 위한 지연 시간을 최소화할 수 있는 구조를 제시하였으며, 공용 메모리 사용으로 인한 성능 저하가 없음을 보여 주었다. 그러나, CP가 AP의 고성능 버스 (bus) 시스템을 공유하게 됨에 따라, 음성 통화 시에 과도한 소비 전력 소모가 발생하게 되었다. 이러한 문제를 해결하기 위하여 자율 전력 관리 (Autonomous Power Management, APM)를 제안하였다.이는 기본의 전력 관리 방법과 달리, CPU의 개입이 없이 하드웨어 수준에서 자율적으로 관리를 하는 방법이다. 데이터의 상황을 관측하여, 일정 시간 동안 시스템을 사용하지 않으면 수면 모드 (sleep mode)로 진입하게 된다. 전력 소모를 더욱 줄이기 위하여 아날로그 전력 스위치의 개선과 캐쉬 (cache)를 도입하였다. 제안한 APM의 성능은 시간 문턱치(time-threshold level)에 의존적이다. 따라서, 최적의 시간 문턱치를 구하기 위하여, 사스템이 전력을 소모하는 동작을 모델링을 하였다. 게다가, 전력 관리로 인한 성능 저하가 없도록 하기 위하여 지연 시간이 같이 고려되었다. 이를 이용하여 시뮬레이션을 진행한 결과, 성능 저하가 없는 범위 안에서 전력 소모를 최소화할 수 있는 시간 문턱치가 존재한다는 것을 확인하였다. 시스템 지연 시간과 전력 소모와의 관계를 고려하여, 최적의 시간 문턱치를 찾는 방법을 제안 하였다. 기존의 전력 관리 기법들은 특정 시나리오 상황에서만 유효한 것들이 많다. 즉, 시나리오의 변화로 인하여 데이타 패턴의 특성이 바뀌는 경우에는 기존의 알고리즘들이 한계를 가진다는 것을 의미한다. 앞서 언급한 처리 지연 시간에 따라 최소의 전력 소모를 찾는 최적화 기법을 제안을 하였지만, 음성 통화라는 상황에 국한되어 있다. 또한 최적화 기법은 오프 라인에서 수행을 해야 하는 작업이기 때문에, 데이타 패턴의 변화에 효과적인 대응을 하지 못하는 단점을 가진다. 심지어, 주어진 음성 통화 상황이라 하더라도, 전력 소모를 관측하는 창(window)를 좁혀서 관찰해 보면, 최적화 기법을 통하여 구한 최적의 시간 문턱치가 항상 전력 소모의 최소값을 보장하지 못한다는 점이다. 이러한 문제점을 해결하기 위하여 시간 문턱치의 실시간 보정 기법을 제안한다. 이 알고리듬은 APM를 이용하여, 소프트웨어를 이용한 제어가 아니라 하드웨어를 이용하여 구현을 하여, CPU의 개입 없이도 동작을 하기 때문에 이종 MPSoC에 적용하는데 적합하다. 또 각 시스템의 전력 모드를 이용하여 소비 전력을 측정하고, 이를 이용하여 차기 시간 문턱치를 구한다. 따라서 데이터의 상황이 변화하더라도, 소비 전력의 최적을 보장할 수 있다. 이 구조 설계는 전자 시스템 수준 (Electronic System Level, ESL) 시뮬레이션을 통하여 분석 및 검증이 이루어졌다. 이 시뮬레이션 결과에 따르면, 제안한 구조가 2.74 GB/s의 처리 능력을 가지고 있으며, 소비 전력을 설계 초기 대비 50-70\% 감소 시키는 효과가 있다. 또 데이터 패턴이 변했을 때, 실시간 보정 기법에 의하여 최적의 성능을 유지하는 것을 확인할 수 있다. 제안한 구조를 적용하는 경우, 570만 게이트 수를 감소시킬 수 있으며, 추가적으로 CP 측 메인 메모리를 제거하는 효과가 있다.
URI
http://postech.dcollection.net/jsp/common/DcLoOrgPer.jsp?sItemId=000001677139
http://oasis.postech.ac.kr/handle/2014.oak/2187
Article Type
Thesis
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