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A Study on Device Design for Nanoscale FinFETs using Analytic Models and Simulations

Title
A Study on Device Design for Nanoscale FinFETs using Analytic Models and Simulations
Authors
손창우
Date Issued
2013
Publisher
포항공과대학교
Abstract
This thesis deals with device design guidelines for nanoscale FinFETs using various analytic models and numerical simulations. The term FinFETs here stands for ‘Fin-based Field-Effect Transistors’ including various multi-gate transistors. The wrapping of the gate on multiple sides of channel region provides excellent electrostatics which reduces the short channel effects compared to the classical planar devices. These architectural benefits have been realized using tri-gate FinFETs successfully integrated in logic CMOS 22 nm generation, also ready for the 14 nm generation. Despite the gate control improvement, the nanoscale FinFETs still suffer from other scaling challenges. One is an increase of parasitic capacitances and resistances. Those parastic components in the nanoscale FinFETs significantly degrade the device and circuit performance, particularly the RF performance. Thereby, it is important to develop the analytic models for the parasitics, to evaluate their effects on device and circuit performance, and ultimately to propose the simple design guidelines to the FinFET designers. First, the parasitic capacitances between gate and source/drain have been evaluated for both planar MOSFET and double-gate FinFET. In terms of fin spacing and fin height, optimization to reduce the FinFET's parasitic capacitances has been investigated. It is found that the optimized FinFET may show comparable parasitic capacitances to the planar devices. Also, process induced variations on FinFET's parasitic capacitance have been studied, showing that fin width and height variation should be carefully controlled, otherwise, the uniformity will be worse for FinFETs than it is for planar devices. Then, a simple but accurate model has been developed to analyze source/drain series resistance in tri-gate FinFETs. Non-rectangular, i.e, triangular or pentagonal, shape of source/drain epitaxy has been specially considered. Among spreading, sheet, and contact resistance contributions, the spreading and sheet resistance contributions have been calculated using standard 1-D or 2-D models. The contact resistance contribution is newly modeled using equivalent models of lossy transmission lines and transformations of 3-D to 2-D geometry. The source/drain series resistance model has been verified by comparing with the 3-D numerical simulations where the epitaxy geometry, silicide contact resistivity, and source/drain doping concentration are varied. It is found that to satisfy an allowable series resistance of 130 Ω·cm in the semiconductor roadmap with 22 nm node, both materials and geometry for source/drain region should to be optimized. That is, silicide contact resistivity lower than 10-8 Ω·cm2, source/drain doping concentration higher than 5×1020 cm-3, and contact surface optimization are required simultaneously. Next, the analog/RF performance of tri-gate FinFETs has been evaluated to provide insightful design guidelines. Using analytic models, geometry dependent parasitics were calculated as functions of fin spacing and fin height. It is found that the current-gain cut-off frequency and the maximum oscillation frequency are affected by capacitive parasitics more than by resistive parasitics. Consequently, small fin spacing-to-fin height ratio is desirable for high-speed application design, as it is compatible with the process integration. Lastly, tri-gate FinFETs with tapered fins have been used to evaluate device- and circuit-level performance in aspect of system-on-chip implementation. It is found that tall fin of tapered FinFET increases the source/drain coupling through the fin center, resulting in high static power consumption in static random access memory cells. Compared to planar MOSFET, FinFET generally shows better analog performance due to high on-current and output resistance. However, sizing quantization could be a burden to the circuit designers, and taller fin design aggravates this issue but helps saving layout area.
본 논문에서는 나노스케일 FinFET 소자 설계 방법에 대하여 분석적 모델과 전산모사를 활용하여 논하였다. 여기서 FinFET이라 함은 여러 종류의 multi-gate 트랜지스터를 포함한 fin 기반 전계효과 트랜지스터를 의미한다. 게이트가 채널 영역의 여러면을 둘러싸고 있는 구조는 기존 평면 구조에 비해 뛰어난 게이트 제어 능력을 제공하여 단채널 효과의 감소를 초래한다. 이러한 구조적 장점은 tri-gate 트랜지스터 형태로 Logic CMOS 22 나노급 세대에 성공적으로 구현되었으며, 14 나노급 세대에도 이용될 예정이다. 게이트 제어 능력의 향상에도 불구하고, 나노스케일 FinFET이 갖고 있는 문제점 중 하나는 scaling에 따른 기생 커패시턴스 및 저항 성분의 증가이다. 이 기생 성분들은 소자 및 회로 성능을 떨어뜨리는데, 특히 RF 성능을 크게 열화시킨다. 그러므로 FinFET 소자의 기생 성분들을 계산할 수 있는 분석적 모델을 개발하고, 이로부터 소자 및 회로 성능에 미치는 영향을 예측하며, 궁극적으로 소자 개발에 대한 방향을 제시하는 것은 매우 중요하다. 먼저, 게이트와 소스/드레인 사이에 발생하는 기생 커패시턴스 성분을 FinFET과 planar MOSFET을 각각 대상으로 평가하고 비교하였다. Fin spacing과 fin height를 변수로 활용하여 FinFET 소자의 기생성분을 최소화할 수 있는 방법을 제시하고, 이렇게 최적화된 FinFET소자의 기생 커패시턴스는 planar소자의 기생 커패시턴스에 가깝게 줄일 수 있다. 더불어, 공정 변화에 따른 기하학 기생 커패시턴스 특성을 비교하였다. FinFET 소자의 fin width변화는 planar 소자에 비해 균일성을 떨어뜨리는 요소가 되고, 이에 fin height변화가 추가로 균일성을 악화시키게 된다. Fin width 및 fin height는 엄격한 변화 규제가 요구된다. 그리고 tri-gate FinFET소자의 소스/드레인 직렬 저항에 대한 정확하고 간단한 분석 모델을 개발하였다. 특히, 소스/드레인 영역의 에피 모양이 직사각형이 아닌 삼각형 혹은 오각형 모양이더라도 적용 가능한 모델을 개발하는데 초점을 맞췄다. 직렬 기생 저항을 구성하는 주요 성분인 spreading, sheet, contact 저항 중, spreading과 sheet 저항은 기존 1차원 혹은 2차원 모델을 적용하여 계산할 수 있다. 반면 contact 저항은 새로운 모델이 필요했는데, 손실 전송선 등가 모델과 3차원 구조의 2차원 등가 변환 등을 활용하여 개발하였다. 이렇게 개발된 소스/드레인 직렬 저항 모델은 3차원 수치전산모사 결과와 비교를 통해 검증되었다. 이 과정은 에피의 모양과 실리사이드 접촉 비저항, 소스/드레인 도핑 농도 등의 다양한 변화를 포함한다. 반도체 로드맵에서 제시하는 22나노 세대 허용 가능한 직렬 저항인 130 Ω·cm를 만족시키기 위해서는 약 10-8 Ω·cm2 이하의 접촉 비저항, 약5×1020 cm-3정도의 도핑 농도 뿐 아니라 접촉 면적의 최대화까지 소스/드레인 영역의 물질적, 기하학적 최적화가 동시에 이루어져야 함을 알 수 있었다. 다음으로 tri-gate FinFET 소자의 analog/RF 특성을 평가하고, 구조 설계 방안을 논하였다. 분석 모델을 통해 기하학적 기생 성분들을 fin spacing과 fin height의 함수로 계산하고, 소신호 등가 회로에 적용하여 RF 성능을 살펴보았다. 그 결과, 차단주파수 및 최대진동주파수는 저항 기생 성분보다 커패시턴스 기생 성분에 더 많은 영향을 받으며, 작은 fin spacing-to-fin height를 갖는 FinFET 구조가 고속 동작 응용에 적합한 설계임을 알 수 있었다. 물론, fin spacing과 fin height 선택 시 여러 공정 제약들을 동시에 고려해야 한다. 마지막으로 끝이 가늘어지는 fin형태의 tri-gate FinFET 소자를 대상으로system-on-chip 적용 관점에서 소자 및 회로 성능을 평가하였다. 끝이 가늘어지는 fin 형태의 경우, fin height가 높아질수록 fin 중심을 통한 소스/드레인 상호작용이 증가하여 높은 누설전류를 초래한다. Static random access memory 셀에 적용하면 높은 전력 소비로 이어서 적절한 fin height 제어가 요구된다. 반면 기존 planar MOSFET에 비해 FinFET 소자는 높은 analog 성능을 보였는데, 높은 전류 구동과 출력 저항 등에 기인한다. 그러나 FinFET소자의 sizing양자화는 회로 설계자에게 부담으로 작용할 수 있고, 높은 fin height 설계는 layout 면적을 절약할 수 있는 장점도 있지만sizing 양자화를 더 악화시키게 된다.
URI
http://postech.dcollection.net/jsp/common/DcLoOrgPer.jsp?sItemId=000001557722
http://oasis.postech.ac.kr/handle/2014.oak/1802
Article Type
Thesis
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